最新提出的集成技術使用堆疊方法設計。圖片來源：東京理工大學

日本研究人員報告稱，他們設計出了一種新的集成處理器和存儲器的三維技術，實現(xiàn)了全世界最高的性能，為更快、更高效的計算鋪平了道路。這種創(chuàng)新的堆疊架構實現(xiàn)了比迄今最先進的存儲器技術更高的數(shù)據(jù)帶寬，同時也最大限度地減少了訪問每個數(shù)據(jù)字節(jié)所需的能量。相關研究論文已經(jīng)提交近日召開的IEEE 2023超大規(guī)模集成電路技術與電路研討會。

為了增加數(shù)據(jù)帶寬，科學家們必須在處理單元和存儲器之間增加更多線路，或者提高數(shù)據(jù)的傳輸速率。第一種方法很難實現(xiàn)，因為上述組件之間的傳輸通常發(fā)生在二維中，這使得添加更多導線變得棘手。而增加數(shù)據(jù)速率需要增加每次訪問一個比特所需的能量，這也是一大挑戰(zhàn)。

日本東京理工大學研究團隊提出了一種名為“BBCube 3D”的技術，該技術可以讓處理單元和動態(tài)隨機存取存儲器（DRAM）之間更好地集成。BBCube 3D最顯著的方面是實現(xiàn)了處理單元和DRAM之間的三維而非二維連接。該團隊使用創(chuàng)新的堆疊結構，其中處理器管芯位于多層DRAM之上，所有組件通過硅通孔互連。

團隊評估了新體系結構的速度，并將其與兩種最先進的存儲器技術（DDR5和HBM2E）進行了比較。研究人員稱，BBCube 3D有可能實現(xiàn)每秒1.6兆字節(jié)的帶寬，比DDR5高30倍，比HBM2E高4倍。此外，由于BBCube具有低熱阻和低阻抗等特性，3D集成可能出現(xiàn)的熱管理和電源問題可得到緩解，新技術在顯著提高帶寬的同時，比特訪問能量分別為DDR5和HBM2E的1/20和1/5。